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• 玄德 2020-02-03 16:48

求助各位大神，仿真一个200分频时钟，不知为何产生结果...

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• 玄德 2020-02-03 16:30

进位保留加法器怎样求和？？

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• 玄德 2020-02-03 16:15

CPLD 做ADC转换

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• 玄德 2020-02-03 16:10

XST和synplify综合出的结果完全不一致

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• 玄德 2020-02-03 16:05

cpld 做两路串口的切换

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• 玄德 2020-02-03 15:50

Verilog内置门元件

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• 玄德 2020-02-03 15:48

哪位“ 熟悉Xilinx或Altera PFGA芯片的结构及外围设备应用 ” ？

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• 玄德 2020-02-03 14:59

小白的问题 qsf 管脚分配

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• 玄德 2020-02-03 14:46

在FPGA+DSP的搭配中，EMIF的问题

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• 玄德 2020-02-03 14:41

reg输出和wire输出区别？

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• 玄德 2020-02-03 14:04

input和reg寄存器连接的问题

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• 玄德 2020-02-03 13:44

晒晒板子

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• 玄德 2020-02-03 13:34

FPGA某个引脚输出电压为1.66V，不是3.3V

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• 玄德 2020-02-03 13:23

求教关于CPLD IO口对电压识别的问题

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• 玄德 2020-02-03 13:10

GAL16V8，现在还有人用吗？