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• lfjd05 2019-07-16 03:28

CPLD模块输出自定义

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• lfjd05 2019-07-16 03:23

编译时出现 Critical Warning (332148): Timing requiremen

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• lfjd05 2019-07-16 03:19

输入输出同步问题

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• lfjd05 2019-07-16 03:06

vhdl的语法问题

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• lfjd05 2019-07-16 02:49

为什么仿真图形led的数据一直是0？？求大神指导一下。

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• lfjd05 2019-07-16 02:35

quartus 11.0安装不了，求解答

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• lfjd05 2019-07-16 01:48

fpga 上电问题

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• lfjd05 2019-07-16 01:38

quartus ii 9.0 verilog 仿真报错，求助

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• lfjd05 2019-07-16 01:10

modelsim 打开出现问题（闪退）

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• lfjd05 2019-07-16 01:03

求助关于FPGA jtag下载

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• lfjd05 2019-07-16 01:02

求助CPLD逻辑复制出现的问题

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• lfjd05 2019-07-16 00:26

quartus ii 时序仿真出现了问题

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• lfjd05 2019-07-15 23:50

Quartus 15.1即Quartus Prime Standard无法识别devices

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• lfjd05 2019-07-15 23:29

为什么用modelsim10.a,编译完了点simulation就自动退出？

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• lfjd05 2019-07-15 22:33

第一次使用quartus prime，仿真时钟问题