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• 奋斗的小孩郝旭帅 2019-07-16 02:41

有关基于verilog的CRC校验的问题

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• 奋斗的小孩郝旭帅 2019-07-16 01:35

基于FPGA的DDS信号发生器

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• 奋斗的小孩郝旭帅 2019-07-16 01:00

使用altera 的cyclone IV芯片编程程序没有语法错误后编译出现如下错误

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• 奋斗的小孩郝旭帅 2019-07-16 00:57

FPGA开发板，工程编译后，Timequest timing analyzer显示红色，这个是否需要

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• 奋斗的小孩郝旭帅 2019-07-16 00:23

Modelsim仿真出错，怎么改正？

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• 奋斗的小孩郝旭帅 2019-07-15 23:54

FPGA Cyclone IV扩展IO作为输入时的电平判断

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• 奋斗的小孩郝旭帅 2019-07-15 20:58

请问Quartus prime和Quartus II有什么区别