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• uglyugly 2019-07-16 09:43

多个FPGA小系统板的同步问题。

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• uglyugly 2019-07-16 07:42

ISE14.7时钟IP核使用，输出时钟恒为0

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• uglyugly 2019-07-16 06:39

400M时钟时序问题

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• uglyugly 2019-07-16 01:07

Xilinx ISE环境，三态总线例程描述，两个源程序如下，仿真不对，求大神指教

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• uglyugly 2019-07-16 00:00

在生成bit文件时出错，麻烦各位前辈指教一下

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• uglyugly 2019-07-15 21:18

verilog的if语句问题