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• 黑桃ACE 2019-07-16 04:18

Verilog中寄存器的定义

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• 黑桃ACE 2019-07-16 04:12

Xilinx为什么注册不了呢

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• 黑桃ACE 2019-07-16 04:04

modelsim与debussy联合仿真时总是出现novas.dll找不到

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• 黑桃ACE 2019-07-16 03:44

求EDK软件

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• 黑桃ACE 2019-07-16 03:24

使用user design文件夹下的.v文件，如果编写顶层读写控制程序对mig-39-2.v进行例化

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• 黑桃ACE 2019-07-16 02:45

这个fpga数码管动态显示程序错误吗？动态扫描不出来

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• 黑桃ACE 2019-07-16 02:43

请教如何查看FPGA的最高运行时钟频率？

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• 黑桃ACE 2019-07-16 02:15

FPGA verilog浮点数运算

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• 黑桃ACE 2019-07-16 01:50

求助：求ucf文件，xilinx ML605的开发板，XC6VLX240T-1ff1156

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• 黑桃ACE 2019-07-16 01:49

用vivado 综合实现完以后，wns和tns都负的过大。有没有具体的方法找到问题然后修改？

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• 黑桃ACE 2019-07-16 01:47

ise联合modelsim仿真时出错

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• 黑桃ACE 2019-07-16 01:37

verilog如何实现十进制数按个位十位拆开？

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• 黑桃ACE 2019-07-16 01:14

ISE仿真问题

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• 黑桃ACE 2019-07-16 00:34

关于黑金的资料中串口接收程序的一个问题 希望得到解答

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• 黑桃ACE 2019-07-16 00:30

vivado下载