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• defisker 2019-07-16 07:12

用FPGA Verilog HDL语言编写代码，要求如下：

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• defisker 2019-07-16 06:11

请问如何用fpga读取外部传来的信号，控制小灯点亮？

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• defisker 2019-07-16 03:55

FPGA DRAM数据错位

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• defisker 2019-07-16 02:44

Verilog程序如下，怎么修改可以增大运行的频率？求大神解答

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• defisker 2019-07-16 02:35

通过Matlab进行ifft与使用quartus ii进行ifft的结果不一样，画出来的波形图相似却

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• defisker 2019-07-16 00:42

各位大神有人知道ise‘‘The logic for <sin_out> does no

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• defisker 2019-07-15 23:12

Xilinx 生成jesd 204后生成不了bit文件

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• defisker 2019-07-15 23:11

关于xilinx中fir滤波器IP核使用

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• defisker 2019-07-15 21:04

ISE做工程，CHIPSCOPE做下测试，一开始可以正常使用，后来突然不能用了，求助555