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• 仙猫 2019-03-25 19:45

求助，使用VHDL编写的数字输入输出程序

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• 仙猫 2019-03-25 19:42

关于输出波形的问题

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• 仙猫 2019-03-25 19:33

求助：串行输入并行输出移位寄存器的设计

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• 仙猫 2019-03-25 19:32

EDK调用ISE模块含有ISE软核（如fifo）时该怎么解决

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• 仙猫 2019-03-25 19:28

关于CPLD的小问题。。。求解

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• 仙猫 2019-03-25 19:22

计数时序求助

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• 仙猫 2019-03-25 19:19

CPLD一逻辑关系求助，请帮忙

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• 仙猫 2019-03-25 19:18

关于DVI_D接口

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• 仙猫 2019-03-25 19:02

如何实现上下管pwm互锁？？？

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• 仙猫 2019-03-25 18:54

普通的IO信号在PCB上对应的fpga脚为全局时钟

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• 仙猫 2019-03-25 18:54

同时使用2个UART的问题

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• 仙猫 2019-03-25 18:34

请教一个If判断含义？

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• 仙猫 2019-03-25 18:32

数据在FIFO USB buffer on FPGA module 上面堆积该怎么办？

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• 仙猫 2019-03-25 18:31

MCU通信问题

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• 仙猫 2019-03-25 18:27

这个VHDL的信号赋初值语句怎么理解？