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• davidle 2019-07-17 00:36

fpga计数延时该如何实现

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• davidle 2019-07-16 14:34

vivado2016.1编译一个计数器，仿真出了问题,求大家指点

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• davidle 2019-07-16 12:21

利用FPGA做一个多通道超声信号采集分析的系统的基本工作原理

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• davidle 2019-07-16 11:52

有没有大神看看为什么ADC发来的信号是这样的？

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• davidle 2019-07-16 08:58

verilog中减法相关问题

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• davidle 2019-07-16 04:39

rapidio接口定义

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• davidle 2019-07-16 04:31

现在比较常用的FPGA和ARM联合的芯片有哪些啊

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• davidle 2019-07-16 03:22

有没有大神看看为什么ADC发来的信号是这样的？

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• davidle 2019-07-16 00:53

FPGA与ISE连接的问题

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• davidle 2019-07-15 21:23

用vivado 综合实现完以后，wns和tns都负的过大。有没有具体的方法找到问题然后修改？