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• alasga 2019-07-16 10:06

Verilog流水线加法器always块中应该采用阻塞赋值（=），还是非阻塞赋值（<=）？

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• alasga 2019-07-16 09:25

singnaltap出现这个错误怎么解决

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• alasga 2019-07-16 07:17

Quartus调用Modelisim出来了Modelisim但是没有出来波形

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• alasga 2019-07-16 06:51

仿真时出现这样的错误

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• alasga 2019-07-16 06:24

为什么在FPGA中读取FIFO时，读的第一个数据和第二个数据之间会有两个时钟周期的延迟呢？

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• alasga 2019-07-16 05:17

求助牛人——PFGA做锁相环

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• alasga 2019-07-16 04:38

rapidio 传输堵塞问题

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• alasga 2019-07-16 03:32

第一次上板子，有问题想请教大虾们

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• alasga 2019-07-16 03:30

上变频问题

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• alasga 2019-07-16 03:08

IP核NCO卡在生成界面是怎么回事？急求大神帮忙~~~感激不尽！！

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• alasga 2019-07-16 02:50

为了消除跨时钟域时序违例，跨时钟域的信号做两级寄存器寄存后，然后set falsh path，这样处

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• alasga 2019-07-16 02:13

rapidio 传输堵塞问题

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• alasga 2019-07-16 02:12

状态机不稳定的问题。

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• alasga 2019-07-16 02:05

求助，quartus的tb调用modelsim，输入的波形正常，但是输出波形怎么都不变？

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• alasga 2019-07-16 01:54

IP核NCO卡在生成界面是怎么回事？急求大神帮忙~~~感激不尽！！