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• kyle5566 2019-07-16 06:23

刚开始学习FPGA，最近想要制作一个电子时钟，发现输出数码管的片选和段选无法仿真

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• kyle5566 2019-07-16 05:19

基于FPGA用Verilog HDL设计一个数字时钟

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• kyle5566 2019-07-16 05:07

quartus软件准备下载程序时点击programmer后软件卡死

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• kyle5566 2019-07-16 05:01

FPGA如何实现位左移位右移？

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• kyle5566 2019-07-16 04:25

FPGA中的计数器有多少怎么查看

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• kyle5566 2019-07-16 04:20

求教 verilog程序问题

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• kyle5566 2019-07-16 03:49

求助，quartus的tb调用modelsim，输入的波形正常，但是输出波形怎么都不变？

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• kyle5566 2019-07-16 03:40

我要在testbench中读入一个外部文件作为输入信号，在modelsim仿真中，显示的输入信号一直

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• kyle5566 2019-07-16 02:14

uart程序问题

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• kyle5566 2019-07-16 02:08

求助 modelsim仿真输出波形不变

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• kyle5566 2019-07-16 01:33

频率计中测量时间间隔中的两个非门串联问题

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• kyle5566 2019-07-15 23:50

always语句块中含有多个if语句时执行顺序问题

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• kyle5566 2019-07-15 23:25

RTL Viewer 怎么看？

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• kyle5566 2019-07-15 23:13

我要在testbench中读入一个外部文件作为输入信号，在modelsim仿真中，显示的输入信号一直

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• kyle5566 2019-07-15 23:01

FPGA中的计数器有多少怎么查看