0评论

• xiaozm008 2019-07-16 18:44

Verilog流水线加法器always块中应该采用阻塞赋值（=），还是非阻塞赋值（<=）？

0评论

• xiaozm008 2019-07-16 14:53

关于Xilinx的vivado

0评论

• xiaozm008 2019-07-16 09:46

开发板老多用Verilog HDL，让搞VHDL的伤不起啊

0评论

• xiaozm008 2019-07-16 04:57

【紧急求助】Xilinx Virtex6 FPGA与PC端千兆网口通信问题

0评论

• xiaozm008 2019-07-16 03:45

xilinx14.4版本的 时序约束文件编写

0评论

• xiaozm008 2019-07-16 03:03

新手小白 FPGA里D触发器程序有点不懂