沐吐芳菲的回答 - 平头弟

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沐吐芳菲 2019-07-16 06:15

在写分频器，但是在仿真的时候clk输出总是‘X’，强未知的，这是为什么

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沐吐芳菲 2019-07-15 23:26

关于Verilog hdl 简易交通灯设计