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• mexunzhaoziwo 2019-07-16 20:24

verilog 检测上升沿和下降沿的一种方法

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• mexunzhaoziwo 2019-07-16 16:47

verilog语言中怎么实现从0计数到255再计回到0，以此循环呢？

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• mexunzhaoziwo 2019-07-16 09:35

关于Xilinx的vivado

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• mexunzhaoziwo 2019-07-16 09:18

工程师的 FPGA之路

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• mexunzhaoziwo 2019-07-16 07:33

谁用FPGA实现过扩频码的伪码同步？？求指导

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• mexunzhaoziwo 2019-07-16 01:25

谁用FPGA实现过扩频码的伪码同步？？求指导