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• xiewenbin520 2019-07-17 11:27

关于Quartus II中ROM初始化数据.mif格式文件，在Modelsim中仿真...

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• xiewenbin520 2019-07-16 18:50

vhdl怎么添加50M内部时钟分频模块

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• xiewenbin520 2019-07-16 11:11

错误(12007):顶层设计实体”cnt4_top”是未定义的

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• xiewenbin520 2019-07-16 10:57

关于QUARTUSII的硬件文件.sof下载问题。

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• xiewenbin520 2019-07-16 10:46

怎样在Verilog写的testbench测试VHDL模块??

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• xiewenbin520 2019-07-16 08:32

一段代码功能仿真一切正常，但是为什么我综合后仿真就...

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• xiewenbin520 2019-07-16 08:21

新学verilog，有个问题想请教

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• xiewenbin520 2019-07-16 06:59

vhdl怎么添加50M内部时钟分频模块

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• xiewenbin520 2019-07-16 06:34

关于用Verilog函数读写文件的问题

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• xiewenbin520 2019-07-16 06:16

怎样在Verilog写的testbench测试VHDL模块??

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• xiewenbin520 2019-07-16 05:59

新手关于学习verilog的问题

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• xiewenbin520 2019-07-16 04:20

有人知道这个错误是什么原因吗

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• xiewenbin520 2019-07-16 03:53

VHDL 编译一过程出现了一个bug,不知道什么原因

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• xiewenbin520 2019-07-16 03:42

关于ip核生成的rom

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• xiewenbin520 2019-07-16 03:03

我是eda小白。我这有一段基于fpga的自己编的程序，有点问....