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• XXXXTTTT 2019-03-27 10:08

我在布线之前，就已经设置了布线规则，但是自动布线的时候还是没有按照我的规则

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• XXXXTTTT 2019-03-27 10:07

我原理图里面是6个引脚的，但是datasheet里面是5个引脚的，这个怎么画啊

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• XXXXTTTT 2019-03-27 10:07

在利用IPC向导画LAG封装时遇到的问题

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• XXXXTTTT 2019-03-25 07:31

如何将我下面的代码，加进去一个按键的电平触发（CPM），让时钟开始计数

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• XXXXTTTT 2019-03-25 07:31

哪位大神，有没有verilog的写数字时钟的例程？能共享一下吗？或者代码也行