wuweiliang的提问 - 平头弟

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wuweiliang 2019-03-25 10:01

怎样根据原理图编写VHDL程序

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wuweiliang 2019-03-25 10:01

时钟clk由输入量a和b与门产生，作为D触发器的时钟信号，用VHDL语言怎么编啊?

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wuweiliang 2019-03-25 09:58

下面的VHDL中时钟clk是变量，不是输入量，结果出现错误？为什么啊？怎么编啊？