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• 小研究 2020-02-04 10:19

请教一条VERILOG的语句

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• 小研究 2020-02-03 11:05

关于ALTERA FPGA自动生成的FIFO的USEDW

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• 小研究 2020-02-02 12:05

CPLD能烧写，但是不运行，工程配置哪里可能影响？

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• 小研究 2020-02-02 11:44

quartus ii 没有modelsim能进行TESTBENCH仿真吗？

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• 小研究 2020-02-02 11:10

如果CPLD的资源达到了90多，对逻辑和时序有何影响？

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• 小研究 2019-07-27 19:00

50HZ的方波同步信号用2812的什么资源采集最好？

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• 小研究 2019-07-24 13:49

关于CCS中DSP的立即数

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• 小研究 2019-07-23 13:34

关于F28377的内部ADC

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• 小研究 2019-07-14 22:04

请教：28377S的EMIF1的8位寻址模式的问题