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兰儿
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兰儿
2019-07-15 23:15
硬件设计为cyclone V FPGA控制DDR3进行数据读取工作,Quartus II编译DDR3 IP核,出现如下错误
7
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兰儿
2019-07-15 23:07
cyclone V控制DDR3的读写,quartusII配置DDR3 ip核后,如何调用实现DDR3的读写呢,谢谢
11
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8703
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兰儿
2019-07-15 21:01
FPGA外接DDR3,引脚配置完成后,编译出现如下错误
1
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兰儿
2019-07-15 21:00
cyclone V外接DDR3,现想实现硬控,IP核设计生成时出现如下错误
2
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6307
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兰儿
2019-07-15 20:59
altera公司cyclone V外接DDR3,通过HMC硬控,ddr3没能实现读写操作,请大神帮忙看看是怎么回事
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