kyle5566的提问 - 平头弟

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kyle5566 2019-07-15 21:58

verilog 里面提示的一个错误看了半天不知道哪里错误请哪位大神提点一下！

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kyle5566 2019-07-15 21:55

我要在testbench中读入一个外部文件作为输入信号，在modelsim仿真中，显示的输入信号一直为未知求解中！