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dsp builder中多个project自动生成VHDL冲突的解决方法

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在用dsp builder实现算法时，分解成多个小模块仿真比较方便。每个模块可以独立生成对应的VHDL代码。然而不同模块的VHDL有重复的文件被包含在qip文件中，编译时会因为重复而报错。 我的解决方法是，在每个模块生成VHDL代码时，都放在一个文件夹中，重复的文件会自动覆盖掉，便不会出现重复导致的报错了。

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VirtualBox虚拟机安装

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安装虚拟机：mac图文window图文屏幕调整xp iso镜像 正版及序列号 注：调试可以直接升级ie 文件可以拖入 C4167930-CDBE-45B4-891C-E791A4A3ECE1.png （fn+f8);安装过程中有一步按f8 MRX3F-47B9T-2487J-KWKMF-RPWBY 序列号 VirtualBox中如何实现主机和虚拟机之间的文件拖放（Drag-and-Dr...

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open the door, check the water meter

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