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DDR3布线的那些事

• chivalrys 发布于
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DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，因为Address、Control是以CLK的下降沿触发的由DDR控制器输出，DDR颗粒由CLK的上升沿锁存...

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模拟人的回忆之分数搜索

• chivalrys 发布于
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这是我平时没有事情写下的一些想法，有一部分是旁人给我的提示，本来我是写在我的一个专门的记事本里的就我自己一人看，但毕竟自己所学的知识有限和对各方面的知识不精，可能那些想法只是空想毫无实际意义，或许我的想法能帮助大家，或许我的想法只能给大家带来笑柄，我不会介意，因为如果我认为可以实现想法不拿出来给大家看的话我永远不知道我想的是垃圾还是极品，因此我拿出其中的一个想法给大家看看，我希望大家能给我些建议。...