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高速PCB设计绕等长一定要绕个山路十八弯太算吊？

• 马岑891108 发布于
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初次接觸高速訊號或DDR設計的人，可以找到一些在談走線繞等長的 舊資料(當中不乏過去大廠的design guide)，但近幾年一些DDRII(或更快)的design rule，漸漸改以定義setup time, hold time budget with jitter取代length-matching routing rule，並且改以強調對時序圖的理解與使用模擬(margin predict)的...

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嵌入式---时钟结构

• 马岑891108 发布于
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CPU正常工作需要有合适的时钟信号，包括ARM核使用的CCLK时钟，和芯片外设使用的PCLK时钟。  CPU时钟结构:   时钟产生单元包括晶体振荡器、锁相环振荡器（PLL）和VPB分频器。   •晶体振荡器 可以使用内部的晶体振荡器产生时钟信号，也可以从外部引入时钟信号。 •锁相环（PLL） 由晶体振荡器输出的时钟信号，通过PLL升频，可以获得更高的系统时钟（CCLK）。 •VPB分频器  ...